Boek
Vhdl Modeling For Digital Design Synthesis
VHDL is a hardware description language that allows the specification of a digital system over different levels of abstraction. This text covers the synthesis aspects of VHDL, keeping the simulation specifics to a minimum. «
Score:
Aantal recensies:
Aantal keer getipt:
Aantal keer gelezen:
Auteur(s):
Riverside, Usa) Liu Jessie T. (Dept. Of Computer Science, Eric S. Lin, Kevin F. Tsai, University Of California, Yu-Chin Hsu
Categorie:
ISBN
9780792395973
Welkom op Boeklezers.nl
Boeklezers.nl is een netwerk voor sociaal lezen. Wij helpen lezers nieuwe boeken en schrijvers ontdekken, en brengen lezers met elkaar en schrijvers in contact. Meer lezen »
Recensies van Vhdl Modeling For Digital Design Synthesis door Yu-Chin Hsu, Kevin F. Tsai & Eric S. Lin
Er zijn nog geen recensies voor dit boek.
Ideeënbus
